图1是由74HCl61等构成的二进制数同步计数器。要得到实时计数的结果，就需要与时钟同步输出的计数器。最高时钟频率输入时，要使用与门电路，将前级(74HC161(1))RCO输出全部加到最后级(74HCl61(4))的ENP。因此，信号的时延仅由与门的时延决定，与接的计数器级数无关，这样，可以提高时钟频率。电路中，CLR、LD、CLK、ENB为外加信号，当CLR为低电平时，Qo一Q15输出全为低电平;面号为低电平时，在CLK的上升沿Qo一Q15=Do一D15;ENB为高电平时，在CLK的上升沿进行加计数。

　　图1由74HC161等构成的二进制数同步计数器电路图